- 課程概述
- 老師簡介
- 課程大綱
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課程背景當今，DSP領域的設計工程師都面臨著一些非�，F(xiàn)實和嚴峻的問題，那就是“他們所處的環(huán)境變化十分迅速，標準快速的演進并且不斷地融合，上市的周期也越來越短，設計在經濟和技術上的約束增多”。于此同時，隨著半導體及集成電路技術的飛速發(fā)展，針對DSP優(yōu)化的高性能FPGA變成這些問題的良好的解決方案，在那些始終處于連續(xù)的變化之中的市場需求，諸如通信、多媒體和國防行業(yè)等領域，F(xiàn)PGA扮演著比傳統(tǒng)數(shù)字信號處理器更加重要的角色，他們一起共同開拓著數(shù)字信號處理的廣闊市場。針對FPGA在數(shù)字信號處理領域的廣泛應用，我們設計了這個為期四天的基于FPGA的數(shù)字信號處理培訓班。
課程目標1.熟悉數(shù)字信號處理的FPGA解決方案及設計流程
2.掌握常見算術運算的FPGA實現(xiàn)方法
3.掌握常用數(shù)字信號處理算法的FPGA實現(xiàn)方法
4.熟悉MATLAB基本操作方法
5.掌握MATLAB語言及M文件語法
6.掌握Simulink建模方法
7.熟悉Altera/Xilinx數(shù)字信號處理IP
8.掌握DSP Builder/System Generator設計工具設計方法
9.掌握FPGA的Simulink建模方法
10.掌握軟硬件協(xié)同仿真方法
11.掌握相關設計工具的使用及協(xié)同方法
12.了解通信、圖像、語音等領域的常見應用及典型案例教學平臺【Altera FPGA開發(fā)板】紅色颶風3代Altera CycloneII開發(fā)板
◆ 【Xilinx FPGA開發(fā)板】紅色颶風3代Xilinx Spartan3AN開發(fā)板
>>>點擊查看兩款教學平臺照片及詳細介紹>>>實驗環(huán)境為了保證培訓效果，增加互動環(huán)節(jié)，我們堅持小班授課，每期報名人數(shù)限15人，多余人員安排到下一期進行。人手一套開發(fā)板和開發(fā)用的PC主機。>>單擊查看實驗設備
學時費用◆課時：共4天，每天6學時，總計24學時
◆費用（含教材費）：公司(2800元)，個人自費（2500元），學生自費（1900元，憑有效證件）
◆培訓證書：工業(yè)和信息化部《信息技術應用技能FPGA應用設計工程師認證證書》（認證費500元）
◆外地學員：代理安排食宿（需提前預定）新優(yōu)惠◆團體報名優(yōu)惠措施：兩人95折優(yōu)惠，三人或三人以上9折優(yōu)惠！
◆同時報選《FPGA數(shù)字信號處理設計班》，即享受500元優(yōu)惠！
◆同時報選《FPGA項目案例培訓班》，即享受500元優(yōu)惠！質量保證1、培訓過程中，如有部分內容理解不透或消化不好，可免費在下期培訓班中重聽；
2、培訓結束后免費提供一個月的技術支持，充分保證培訓后出效果；
3、培訓合格學員可享受免費推薦就業(yè)機會。 -
韋老師
華清遠見高級講師 6年FPGA開發(fā)經驗，熟悉Altera及Xilinx公司CPLD及FPGA體系架構及開發(fā)，獨自設計過基于多款Altera及Xilinx可編程邏輯器件的高速數(shù)據采集及處理系統(tǒng)，包括原理圖設計、PCB布線、裸板調試、系統(tǒng)調試等，對基于FPGA的PCI總線設計有深入研究。 [韋老師授課視頻]
姚老師
華清遠見高級培訓講師 北京航空航天大學自動化專業(yè)博士學位，有8年的FPGA和DSP系統(tǒng)硬件開發(fā)經驗，成功開發(fā)了衛(wèi)星載超高速圖像壓縮系統(tǒng)、紅外圖像采集壓縮和傳輸系統(tǒng)、基于MPEG4/H.264的網絡監(jiān)控系統(tǒng)、高速(1GHz)并行(4顆)DSP圖像處理系統(tǒng), 超大規(guī)模高速500萬門FPGA驗證平臺(Altera StratixII EP2S180)。 [姚老師授課視頻]
葛老師
華清遠見高級講師 美國FIU計算機碩士。具有多年硬件開發(fā)工作和集成電路人才培訓經驗。精通 FPGA代碼的編寫、仿真代碼的編寫；熟悉Quartus II、ISE、ModelSim、 Synplify等設計仿真綜合工具；熟悉基于FPGA的UART、VGA接口電路設計，有良好的模塊設計風格和代碼風格，擅長基于Xilinx Spartan 3、Virtex4，Altera Cyclone II、 Stratix II系列的 FPGA，以及基于FPGA SOPC系統(tǒng)設計，曾負責完成某航天測控網關設計、JPEG解碼器IP設計系統(tǒng)等項目。
陸老師
華清遠見高級講師 美國FIU計算機碩士。具有多年硬件開發(fā)工作和集成電路人才培訓經驗。精通 FPGA代碼的編寫、仿真代碼的編寫；熟悉Quartus II、ISE、ModelSim、 Synplify等設計仿真綜合工具；熟悉基于FPGA的UART、VGA接口電路設計，有良好的模塊設計風格和代碼風格，擅長基于Xilinx Spartan 3、Virtex4，Altera Cyclone II、 Stratix II系列的 FPGA，以及基于FPGA SOPC系統(tǒng)設計，曾負責完成某航天測控網關設計、JPEG解碼器IP設計系統(tǒng)等項目。 [陸老師授課視頻]
宋老師
華清遠見高級講師 6年FPGA/DSP開發(fā)經驗，熟悉主流廠商的器件、架構及工具鏈，熟悉FPGA設計全流程，包括分析設計需求與選型，RTL邏輯設計與綜合，仿真驗證，F(xiàn)loorplan優(yōu)化，STA分析與收斂，實時在線調試等，在通信、視頻和工業(yè)控制等領域項目實踐經驗豐富。 -
第一天學習目標 第一天的課程首先介紹數(shù)字信號處理的基本概念，重點講述常用數(shù)字信號處理模塊的FPGA實現(xiàn)，通過硬件描述語言對這些模塊的描述和驗證，幫助學員加深對算法硬件實現(xiàn)的認識。通過對Matlab和Simulink使用方法的介紹，幫助學員掌握重要的數(shù)字信號處理工具的使用方法。
1. 數(shù)字信號處理的FPGA解決方案及設計流程
本節(jié)將介紹利用FPGA實現(xiàn)數(shù)字信號處理的優(yōu)勢，對比常規(guī)數(shù)字信號處理設計流程和基于FPGA的數(shù)字信號處理設計流程的異同點，使學員了解Altera的數(shù)字信號處理解決方案及設計流程。
本節(jié)要點：
1.1 基于FPGA的數(shù)字信號處理的優(yōu)勢
1.2 數(shù)字信號處理設計流程
1.3 基于FPGA的解決方案及設計流程
1.4 基于DSP Builder的設計流程2. 常見算術運算的FPGA實現(xiàn)
本節(jié)將介紹FPGA中數(shù)的表示方法，幫助學員理解定點數(shù)和浮點數(shù)的表示方法，掌握基本的算術運算的FPGA實現(xiàn)。
本節(jié)要點：
2.1 數(shù)的表示，定點數(shù)及浮點數(shù)
2.2 常見算術運算的FPGA實現(xiàn)（加/減/乘/除）
2.3 CORDIC算法3. 數(shù)字信號處理基礎及其FPGA實現(xiàn)
本節(jié)將重點介紹幾種常用的數(shù)字信號處理方法，并給出其硬件語言描述方法和Altera IP核實現(xiàn)方法，為使用FPGA進行更復雜的數(shù)字信號處理打下基礎。
本節(jié)要點：
3.1 NCO的FPGA實現(xiàn)
3.2 FFT的FPGA實現(xiàn)
3.3 FIR的FPGA實現(xiàn)
3.4 CIC的FPGA實現(xiàn)1. 常見算術運算的FPGA實現(xiàn)及仿真訓練
本節(jié)通過學員動手及進行實驗，掌握常見的算術運算的FPGA實現(xiàn)方法，熟悉QuartusII，Synplify，Modelsim等常用工具的使用方法，為課程的進一步學習打下基礎。
本節(jié)要點:
1.1 QuartusII/Synplify/Modelsim工具使用
1.2 常見算術運算的Verilog實現(xiàn)與仿真2. 典型數(shù)字信號處理算法實現(xiàn)及仿真訓練
本節(jié)由學員動手完成幾個典型數(shù)字信號處理算法實驗，掌握在QuartusII中生成及例化IP的方法，掌握利用Modelsim進行IP核仿真的方法。
本節(jié)要點：
2.1 DSP Builder使用方法
2.2 Modelsim仿真庫編譯方法
2.3 典型數(shù)字信號處理算法的實現(xiàn)與仿真第二天學習目標 第二天的課程將對Matlab和Simulink的使用方法進行介紹，對MATLAB基本操作，MATLAB語言，Simulink建模方法進行深入淺出的講解，幫助學員掌握重要的數(shù)字信號處理工具的使用方法1. MATLAB基礎
本節(jié)針對FPGA開發(fā)過程中的主要工作——設計輸入——進行詳細分析，幫助學員掌握常見設計輸入方法，仿真激勵文件設計方法，理解硬件描述語言的可綜合設計風格。
本節(jié)要點：
1.1 原理圖設計方法，Verilog語言基本結構，可綜合設計，仿真激勵設計
1.2 常用設計輸入方法實例分析2. MATLAB語言
本節(jié)為學員介紹較為深層的MATLAB內容，包括腳本，函數(shù)，M語言語法，M程序調試等，使學員掌握這種高效的工程計算語言，為進行系統(tǒng)級的算法開發(fā)打下基礎。
本節(jié)要點：
2.1 M文件：M腳本文件、M函數(shù)文件
2.2 M程序語法：運算符及控制結構
2.3 M程序的調用及調試3. Simulink基礎
本節(jié)為學員介紹使用Simulink來進行系統(tǒng)建模、仿真和分析的方法，并介紹Simulink 的部分軟件工具包，使學員學會這種圖形化建模的方法，同時為學員介紹Altera為Simulink擴展的DSP Builder工具箱。
本節(jié)要點：
3.1 Simulink圖形化建模基本操作
3.2 Simulink層次化設計方法
3.3 Simulink典型軟件工具箱1. MATLAB基礎實驗
本節(jié)由學員完成一系列有針對性的簡單實驗，使學員掌握MATLAB基本的界面環(huán)境操作方法及簡單的MATLAB操作方法。
本節(jié)要點：
1.1 MATLAB工具的集成開發(fā)環(huán)境
1.2 MATLAB工作區(qū)語法規(guī)則
1.3 可視化命令編寫方法2. MATLAB語言基礎實驗
本節(jié)以M語言為主要實驗對象，學員通過編寫M文件及M函數(shù)，實現(xiàn)特定的功能。通過練習，學員將掌握使用MATLAB進行算法仿真的方法。
本節(jié)要點：
2.1 MATLAB M文件編輯器使用方法
2.2 M文件及M函數(shù)實驗3. Simulink建模實驗
本節(jié)以Simulink基礎工具箱及幾個典型的工具箱為實驗基礎，使學員在實踐中掌握Simulink的圖形化建模方法及集成開發(fā)工具的使用方法。
本節(jié)要點：
3.1 Simulink圖形化建模基本實驗
3.2 Simulink層次化建模實驗
3.3 典型模塊建模實驗第三天學習目標 第三天的課程將重點介紹Altera FPGA專用數(shù)字信號處理單元結構及調用方法，為學員講解主要的數(shù)字信號處理IP和DSP Builder設計要點，通過幾個典型的實驗使學員掌握Altera系統(tǒng)級算法設計工具的使用方法。1. Altera數(shù)字信號處理IP
本節(jié)將介紹Altera FPGA的DSP資源結構以及Altera提供的重要數(shù)字信號處理IP，通過學習學員將了解使用Altera FPGA進行數(shù)字信號處理的特殊資源。
本節(jié)要點：
1.1 Altera乘法器結構
1.2 數(shù)字信號處理/多媒體信號處理/通信與網絡處理IP
1.3 常用IP設計方法2. DSP Builder工具箱
本節(jié)對Altera的DSP Builder工具箱進行詳細介紹，包括包含的IP模塊，工具，參數(shù)，使用方法等，使學員了解此工具箱的結構，掌握其使用方法。
本節(jié)要點：
2.1 Altera Blockset/Altera Advanced Blockset
2.2 DSP Builder工具箱的IP模塊
2.3 模塊參數(shù)、系統(tǒng)仿真參數(shù)及硬件意義
2.4 模塊的使用方法3. DSP Builder建模方法及設計要點
本節(jié)從系統(tǒng)層面上對使用DSP Builder工具進行數(shù)字信號處理建模時的設計要點，系統(tǒng)結構設計方法，層次化設計方法，設計工具間的接口方法以及軟硬件協(xié)同仿真方法進行了介紹。
本節(jié)要點：
3.1 DSP Builder設計要點
3.2 DSP Builder系統(tǒng)結構及層次化設計
3.3 DSP Builder及SOPC Builder協(xié)同設計
3.4 軟硬件協(xié)同仿真1. 建立第一個DSP Builder工程
本節(jié)由學員動手完成一個簡單的DSP Builder工程，學習模塊調用方法，參數(shù)設置方法，完成仿真并在開發(fā)板上實現(xiàn)。
本節(jié)要點：
1.1 DSP Builder建模
1.2 仿真參數(shù)及模塊參數(shù)設置
1.3 模型的仿真及硬件實現(xiàn)
1.4 層次化建模方法2. DSP Builder的SOPC接口設計實驗
本節(jié)通過SOPC Builder來調用DSP Builder模塊，學習嵌入式工具和算法工具之間的協(xié)同設計方法。
本節(jié)要點：
2.1 Avalon接口設計
2.2 與SOPC Builder工具協(xié)同設計3. DSP Builder使用HDL模塊實驗
本節(jié)由學員完成包含HDL Import模塊的系統(tǒng)建模實驗，學會在Simulink中添加自定義HDL功能模塊的方法。
本節(jié)要點：
3.1 HDL Import建模方法
3.2 系統(tǒng)建模仿真與實現(xiàn)4. DSP Builder硬件在環(huán)HIL實驗
本節(jié)是一個Hardware In the Loop的軟硬件協(xié)同仿真實驗，通過實驗學員可以掌握DSP Builder算法模塊在FPGA中實現(xiàn)并將輸出利用Simulink工具進行仿真調試的方法。
本節(jié)要點：
4.1 HIL系統(tǒng)建模
4.2 軟硬件協(xié)同仿真方法第四天
學習目標 第四天的課程將對數(shù)字信號處理的幾個熱門領域：通信、圖像處理以及音頻處理等進行介紹，分析這幾個應用領域的典型數(shù)字信號處理算法，并使用系統(tǒng)建模工具進行幾個典型算法的仿真與實驗。1. 通信處理系統(tǒng)
本節(jié)以通信領域為背景，對通信系統(tǒng)及軟件無線電的結構進行介紹，分析常見的通信收發(fā)信機中的常見Verilog算法實現(xiàn)。
本節(jié)要點：
1.1 通信系統(tǒng)及軟件無線電
1.2 通信處理工具箱
1.3 常見應用：調制解調，信號編解碼，同步設計2. 圖像處理系統(tǒng)
本節(jié)以圖像處理領域為背景，對圖像處理的MATLAB實現(xiàn)進行介紹，對Simulink的圖像處理工具箱以及DSP Builder的相關模塊進行介紹。
本節(jié)要點：
2.1 圖像處理基礎及常用操作
2.2 圖像處理工具箱
2.3 常見應用：圖像分析與增強，圖像變換，圖像復原，圖像分割與邊緣檢測，圖像編解碼3. 語音處理系統(tǒng)
本節(jié)以語言處理領域為背景，介紹語音處理的基本原理及利用MATLAB進行語音處理系統(tǒng)仿真的操作方法，對信號處理工具箱和DSP Builder中語音處理的相關模塊進行介紹。
本節(jié)要點：
3.1 音頻和語音處理基礎及常用操作
3.2 信號處理工具箱
3.3 常見應用：音頻編解碼，語音識別，語音分析，語音合成1. 調制解調的Verilog和Matlab實驗
本節(jié)和學員一起完成典型調制解調算法的Verilog及MATLAB設計與仿真，加深學員對Verilog語言及MATLAB的認識。
本節(jié)要點：
1.1 調制解調算法
1.2 Verilog實現(xiàn)與仿真
1.3 MATLAB實現(xiàn)與仿真2. 圖像邊緣檢測HIL實驗
本節(jié)和學員一起完成圖像邊緣檢測算法的實驗，使用DSP Builder和開發(fā)板完成HIL軟硬件協(xié)同仿真，加深學員對DSP Builder工具和FPGA實現(xiàn)的認識。
本節(jié)要點：
2.1 圖像邊緣檢測算法
2.2 DSP Builder建模
2.3 HIL軟硬件協(xié)同仿真3. 語音回聲系統(tǒng)實驗
本節(jié)和學員一起完成一個語音回聲系統(tǒng)實驗，使學員從感性的語音到基于FPGA的數(shù)字信號處理有一個完整的認識。
3.1 語音回聲系統(tǒng)結構
3.2 DSP Builder建模
3.3 HIL軟硬件協(xié)同仿真
